EDA多功能数字钟

仿真报告

1EDA多功能数字钟电路图

2,24进制电路图

3,60进制电路图

4verilogHDL校时模块

5仿真结果及校时校分（SWM为0，用秒时钟CPS校分；SWH为0，用秒时钟CPS校时）

6verilogHDL报时模块

7报时结果（59分51秒53秒57秒，报低音；59分59秒，报高音）

8verilogHDL时段控制模块

9时段控制（6点到18点，灯灭；19点到凌晨5点，灯亮）

10计数，译码，显示电路图

11仿真结果（0~9）